| 就業先 | 担当者よりあとからお伝えします |
| 給料 | 400万~450万 |
| 日本語レベル | N1レベル相当 |
| 職種 |
WEB・ITエンジニア |
| 雇用形態 |
正社員 |
| 都道府県 | 千葉県 |
| 最寄り駅 | 天王台 |
| 勤務時間 | 08:30 ～ 17:15 |
| シフト | 週5日勤務 詳細はお問合せください。 |
| 福利厚生 | 詳細はお問合せください。 |
| 業務内容 | 業務概要：ＦＰＧA設計業務、実機評価 作業内容：設計～検証業務、又は、FPGA搭載のボードを使用しての実機評価 ■必要スキル要求スキル：Verilog HDLによるＲＴＬ設計（経験２年以上） 各種ＩＰ仕様経験 設計ツール（Vivado、QuatusⅡ）の経験者 WANT:（SystemVerilogによる開発経験、英語によるＱ＆Ａ、光通信に関する知識） |
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